AI 핵심 요약
beta- KAIST 정명수 교수팀이 9일 메타와 AI 데이터센터 설계 논문을 냈다
- CXL로 CPU·가속기·메모리를 묶어 최대 960개를 연결했다
- 장애 격리·암호화·CXL-over-Optics도 차세대 기술로 제시했다
!AI가 자동 생성한 요약으로 정확하지 않을 수 있어요.
NVLink 랙 13배 규모·지연 수백 나노초
교원창업 파네시아, CXL 스위치 칩 공급 돌입
[세종=뉴스핌] 이경태 기자 = 한국과학기술원(KAIST)은 정명수 전기및전자공학부 교수와 교원창업기업 파네시아 연구진이 메타(Meta) 연구진과 함께 차세대 AI 데이터센터 설계 구조를 제시한 리뷰 논문을 네이처(Nature)가 발행하는 국제 학술지 '네이처 리뷰 일렉트리컬 엔지니어링(NREE)'에 게재했다고 9일 밝혔다. 해당 논문은 지난 8월 10일 게재됐다.
이번 연구는 CPU와 AI 가속기, 메모리를 CXL(Compute Express Link) 기술로 연결해 데이터센터 전체가 하나의 컴퓨터처럼 작동하도록 하는 구조를 제시한 것이 핵심이다. 연구진이 제시한 구조에서는 하나의 연결 영역에 최대 960개의 가속기를 묶을 수 있으며, 이는 현재 NVLink 기반 랙 구조보다 약 13배 큰 규모다. 데이터 이동 시간도 기존 네트워크 기반 구조의 마이크로초 단위에서 수백 나노초 단위로 줄어드는 것으로 나타났다.

기존 데이터센터는 여러 컴퓨터가 네트워크로 협업하는 방식이지만, 이번에 제시된 구조는 서버 간 경계를 낮춰 CPU·가속기·메모리를 CXL로 긴밀하게 연결한다. 엔비디아의 NVLink나 UALink 등 기존 기술이 주로 랙 내부 연결에 초점을 맞춘 것과 달리, 이번 구조는 연결 범위를 데이터센터 전체로 확대했다. 논문에 따르면 CPU 1개가 직접 관리할 수 있는 가속기 수는 기존 2개에서 16개로 늘어나며, 장애가 발생할 경우 서버 전체가 아니라 문제가 생긴 장치 하나만 교체할 수 있다.
논문에는 파네시아가 실제로 제작한 CXL 스위치·패브릭 컨트롤러 칩의 회로 배치도 함께 실렸다. 칩 중앙에 제어 회로를 두고 외부 연결 포트를 칩 둘레에 대칭으로 배치해 신호 도달 시간의 편차를 줄이는 방식이다. 파네시아는 이 구조의 핵심 부품을 실제 칩으로 제작해 제품 공급 단계에 들어선 상태다.
논문은 여러 사용자가 동시에 자원을 사용하는 환경에서 데이터가 섞이거나 노출되는 것을 막기 위해 사용자별 접근 범위를 나누고 하드웨어 차원에서 접근을 제한하는 방안, 데이터 암호화 방식도 함께 제시했다. 또 전기 신호가 멀리 갈수록 약해지는 물리적 한계를 감안해 신호를 전기 대신 빛으로 전달하는 방식(CXL-over-Optics)도 다음 단계 기술로 제안했다.
이번 리뷰 논문은 학술지 측이 해당 분야 전문가에게 직접 집필을 요청하는 초청 방식으로 기획됐다. 정명수 교수는 KAIST에서 CXL 기반 컴퓨터 시스템과 반도체 기술을 연구해왔으며, 파네시아 창업 이후에는 관련 기술을 반도체 칩으로 제작해 검증하는 작업을 이어가고 있다. 정 교수는 2022년부터 파네시아 대표를 맡고 있다.
biggerthanseoul@newspim.com












